(资料图)

一、前言

译码器的实现为编码器的逆过程，以3-8译码器为例，真值表如下。

二、工程实现

实现同时使用for循环和case两种方式。

2.1 工程代码

仿真代码

2.2 仿真结果

仿真结果如下图，out和out_case输出的结果一致，符合真值表中的逻辑

2.3 参考

《Vivado入门与FPGA设计实例》 4.4 译码器